La boucle à verrouillage de phase analogique
Définitions
Des abus de langage étant souvent observés dans le vocabulaire des signaux sinusoïdaux, nous allons ici essayer de définir avec précision les termes permettant de caractériser un signal sinusoïdal.
La boucle à verrouillage de phase digitale
Il existe plusieurs types de PLLs qui ne sont malheureusement pas rigoureusement distinguées dans la littérature. Par exemple, Abramovitch affirme dans [64] qu’une PLL digitale peut être constituée uniquement de composants analogiques à l’exception du détecteur de phase (digital). Cependant, ces derniers types de PLLs ne sont pas considérés par d’autres auteurs [65] comme des PLLs digitales dans le sens ou les signaux issus de cette PLL ne permettent pas de constituer un système de données échantillonnées. De ce dernier point de vue, La PLL en question est juste une PLL analogique implémentée avec un détecteur de phase digital dont la sortie peut être vue comme une tension continue utilisée pour piloter un filtre analogique. Pour éviter ce genre de confusions, nous allons distinguer 3 types de PLLs:
Les PLLs analogiques dont tous les composants sont analogiques, les PLLs seminumériques, digitales ou mixtes dont certains éléments sont analogiques et d’autres numériques en enfin les PLLs entièrement numériques (ADPLLs). Bien que Les PLLs analogiques soient encore largement utilisées, de nombreuses raisons amènent à préférer l’utilisation des circuits digitaux pour implémenter des PLLs. Les ADPLLs présentent en effet plusieurs avantages sur leurs homologues analogiques dont la facilité d’intégration et de vérification. Les ADPLLs permettent en outre de réduire de nombreux problèmes associés aux PLLs analogiques. Par exemple, les PLLs analogiques souffrent de la sensibilité du VCO aux variations de température et d’alimentation, d’où la nécessité d’effectuer un étalonnage initial et de fréquents ajustements alors que les ADPLLs sont comparativement moins sensibles à ce genres de problèmes [47]. Un autre point est le fait que les multiplicateurs analogiques souvent utilisés dans les PLLs analogiques sont sensibles aux fluctuations des signaux d’entrées [28,52], plus coûteux et ne sont pas réalisables avec des composants numériques. Le détecteur de phase digital (DPD) utilisé par les PLLs mixtes et les ADPLLS quant à lui, du fait qu’il fonctionne sur la détection des fronts des signaux d’entrée, est plus simple à mettre en œuvre moyennant l’utilisation de bascules et/ou de composants logiques. On dispose de plus de latitude pour réaliser des filtres numériques (basée sur les valeurs de coefficients d’une équation aux différences) qu’analogiques (basée sur les valeurs de résistances et de capacités). Le manque de précision qui peut subsister dans le choix des paramètres de la PLL analogique rend l’acquisition souvent lente et peu fiable tandis que les ADPLLs verrouillent plus vite [48]. Enfin, il est possible de réaliser des traitements plus complexes en numérique qu’en analogique, le tout pour un gain plus intéressant en surface de silicium.
Classification des ADPLLs
On peut distinguer plusieurs implémentations d’ADPLLs en fonction de la mécanique du détecteur de phase. D’après les classifications effectuées dans la littérature, de cette mécanique peuvent résulter deux processus d’échantillonnage (uniforme ou non). Les ADPLLs dont celles fonctionnant avec un comparateur XOR ou à bascules (nous donnons des exemples dans les sections suivantes) sont considérées comme non uniformément échantillonnées. En effet, dans ces dernières ADPLLs, l’erreur de phase est déduite de la durée entre les instants d’activation et de remise à zéro des bascules. Ces dernières bascules fonctionnant sur les fronts des signaux d’entrée dont l’horloge locale qui a une fréquence variable en régime transitoire. Seules les ADPLLs échantillonnées à la fréquence de Nyquist [53-54] (NR-DPLLs pour Nyquist Rate Digital Phase-Locked Loops) sont considérées comme étant uniformément échantillonnées [47]. De ce fait, la terminologie utilisée dans ce rapport diffère quelque peu de celle utilisée dans la littérature en ce sens que nous entendons par échantillonnage non uniforme [94], non seulement le fait que le filtre numérique ne soit pas échantillonné avec une horloge régulière, mais que cette horloge diffère de celle donnant la disponibilité de l’erreur de phase issue du détecteur. Nous reviendrons sur cette nuance dans la section traitant des SS-ADPLLs.
Fonctionnement du TDC
Une des techniques les plus populaires pour la mise en œuvre d’un TDC dans les circuits VLSI à haute fréquence consiste à propager le signal à travers des lignes de retard, et observer le délai de propagation durant l’intervalle de temps à mesurer. Ce principe est décrit par Levine dans [61] et le schéma correspondant est donné sur la Fig. 2.17. Ces TDC ont la caractéristique donnée à la Fig. 2.18(a). Souvent le TDC est conçu de sorte à avoir une saturation lorsque le délai est plus grand qu’une certaine valeur seuil correspondant au plus grand délai possible des lignes de retard. La caractéristique de TDC donné en Fig. 2.18(a) présente le cas ou la quantification est linéaire. C’est le cas pour le DPD implémenté dans le projet HODISS montré en Fig. 2.19, à la seule différence qu’il intègre un effet bang-bang en zéro (+1 pour de faibles erreurs positives et -1 pour de faibles erreurs négatives). Cependant, il peut être intéressant d’attribuer aux intervalles de retards, des valeurs différentes de sorte à obtenir un TDC non linéaire comme en Fig. 2.18(b). C’est le cas par exemple, lorsque la précision voulue est différente pour certaines gammes d’intervalle.
Le DPD va dans toute la suite, dans toute la modélisation théorique qui suivra, être supposé linéaire. On considèrera qu’il sort un code proportionnel à la valeur de l’erreur temporelle, c’est-à-dire le temps écoulé entre l’arrivée d’un front montant de l’horloge de référence et celui de l’horloge locale. Notons que cette description n’est valable que lorsque l’ADPLL est proche de la synchronisation : cependant, cette hypothèse n’est pas restrictive pour l’étude de la stabilité de l’état synchronisé, puisque nous nous intéressons seulement à de petites perturbations autour du point d’équilibre stable (état synchronisé). Le fait qu’en pratique, le DPD ait une caractéristique avec de la saturation, garantit que l’ADPLL se comporte comme une PLL bang-bang lorsque nous nous situons loin de la synchronisation et, par conséquent, a une large plage de verrouillage.
|
Table des matières
INTRODUCTION GÉNÉRALE
0.1. Contexte
0.2. Le projet HODISS
0.3. Objectif et organisation de la thèse
PARTIE I : LA BOUCLE A VERROUILLAGE DE PHASE
Chapitre 1 : La boucle à verrouillage de phase analogique
1.1. Introduction
1.2. Définitions
1.3. Modélisation du comparateur
1.4. Filtre passe bas et VCO
1.5. Équation différentielle du système
1.6. Dynamique normalisée
1.7. Étude des trajectoires dans le plan de phase et paramétrage du système
1.7.1. Positions d’équilibre
1.7.2. Analyse des portraits de phase
1.8. Conclusion
Chapitre 2 : La boucle à verrouillage de phase digitale
2.1. Introduction
2.2. Classification des ADPLLs
2.2.1. L’ADPLL avec un comparateur XOR
2.2.2. Les ADPLLs avec comparateurs à bascules
2.2.2.1. Principe
2.2.2.2. Exemple de conception d’une ADPLL, modèle Simulink
2.3. L’ADPLL auto-échantillonnée (SS-ADPLL)
2.3.1. Le DPD mis en œuvre dans le projet HODISS
2.3.1.1. Le détecteur bang-bang (BB-DPD)
2.3.1.2. Fonctionnement du TDC
2.3.2. Le filtre proportionnel-intégral (PI)
2.3.3. L’oscillateur à commande digitale (DCO)
2.3.4. Description d’un nœud sans auto-échantillonnage
2.3.5. Modélisation de la SS-ADPLL et effet self-sampling
2.3.5.1. Les SS-ADPLLs passéistes
2.3.5.1.1. Les SS-ADPLLs passéistes de type A
2.3.5.1.2. Les SS-ADPLLs passéistes de type B
2.3.5.2. La SS-ADPLL nihiliste
2.4. Conclusion
Chapitre 3 : Étude de la stabilité au sens de Lyapunov
3.1. Introduction
3.2. Stabilité des systèmes discrets linéaires par morceaux
3.2.1. Stabilité quadratique
3.2.2. Stabilité quadratique par morceaux
3.2.3. Application aux SS-ADPLLs
3.2.3.1. Stabilité d’un nœud de SS-ADPLL passéiste de type A
3.2.3.2. Stabilité d’un nœud de SS-ADPLL passéiste de type B
3.3. Conclusion
PARTIE II : LES RÉSEAUX DE BOUCLES A VERROUILLAGE DE PHASE DIGITALES
Chapitre 4 : Synchronisation des réseaux cartésiens de SS-ADPLLs
4.1. Introduction
4.2. Stabilité des réseaux cartésiens autonomes de SS-ADPLLs
4.2.1. Réseaux de 2 SS-ADPLLs
4.2.1.1. Réseaux de 2 SS-ADPLLs passéistes de type A
4.2.1.2. Réseaux de 2 SS-ADPLLs passéistes de type B
4.2.1.3. Réseaux de 2 SS-ADPLLs nihilistes de type A
4.2.1.4. Réseaux de 2 SS-ADPLLs nihilistes de type B
4.2.2. Réseaux passéistes de tailles quelconques
4.2.2.1. Définition du cadre
4.2.2.2. Discussion
4.2.3. Illustrations et résultats
4.2.3.1. Équations maîtresses des SS-ADPLLs passéistes de type A et B
4.2.3.2. Équations maîtresses générales
4.2.3.3. Domaines de stabilité de réseaux de SS-ADPLLs passéistes de type A et B
4.2.3.4. Comportements en régimes transitoires de réseaux de SS-ADPLLs passéistes de type A et B
4.2.4. Réseaux nihilistes de tailles quelconques
4.2.4.1. Équations maîtresses des SS-ADPLLs nihilistes de type A et B
4.2.4.2. Domaines de stabilité des réseaux de SS-ADPLLs nihilistes de type A et B
4.3. Les systèmes moyens comme outils d’optimisation
4.4. Sensibilité au bruit de quantification
4.5. Réseaux cartésiens avec référence
4.6. Conclusion
CONCLUSION GÉNÉRALE
