Limitations de la miniaturisation des transistors silicium

Le développement des MOSFETs incluant des matériaux alternatifs comme les semi-conducteurs III-V ou le germanium a fait des progrès ces dernières années [11], [12]. Plusieurs architectures sont envisagées parmi lesquels on retrouve le MOSFET planaire, multi-grille ou encore à base de nanofils.

– MOSFETs planaires :

Le MOSFET planaire est l’architecture historique de base du MOSFET (figure 1.1). Un exemple de MOSFET III-V planaires réalisé sur un substrat d’InP au Massachussetts Institute of Technology (MIT) est présenté en figure 1.6 [13]. Le canal est en InGaAs, la grille en molybdène et l’oxyde de grille utilisé est le HfO2.

Cette architecture planaire peut également être réalisée sur des substrats de silicium dont la surface est couverte d’une fine couche d’oxyde. Le but étant d’imiter la structure de transistors FD-SOI (Fully Depleted Silicon-On-Insulator) dont les performances sont meilleures que sur substrat de silicium massif. On surnomme cette approche « III-V-OI ». Un exemple est présenté en figure 1.7, il est réalisé par l’équipe de S. Takagi et M. Takenaka de l’université de Tokyo. Ici, La grille est faite de tantale et l’oxyde de grille est en alumine, Al2O3. Le canal est composé d’InGaAs et d’InAs reportée sur SiO2 [14].

– MOSFETs multi-grille :

Afin d’améliorer le contrôle électrostatique exercé par la grille sur les canaux de petite dimension, une architecture tridimensionnelle, dite multi-grille, est également utilisée [15]. Il est donc naturel de voir apparaitre des MOSFETs III-V multi-grille. Le canal n’a cette fois plus la forme d’une couche bidimensionnelle mais bien d’un objet 3D (Fin, anglais pour aileron) dont les flancs sont couverts par l’empilement de grille. Ce design est nommé FINFET. Deux écoles s’affrontent pour la fabrication du canal tridimensionnel, une approche descendante où l’on grave le motif tridimensionnel désiré dans une couche bidimensionnelle ou une approche ascendante où l’on fait croitre le matériau d’intérêt à la forme voulue. On peut voir un exemple de l’approche descendante

en figure 1.8, montrant un FINFET InGaAs réalisé au MIT, la grille est en molybdène et l’oxyde de grille en alumine ou en HfO2 [16].

Un FINFET InGaAs issu, quant à lui, de l’approche ascendante est montré en figure 1.9. Il provient de l’institut de microélectronique et composants (IMEC), la grille est faite de tungstène et l’oxyde de grille est composé d’un empilement Al2O3/HfO2/TiN [17].

– MOSFETs à nanofils :

Un contrôle électrostatique encore plus poussé peut-être obtenu lorsque le canal de conduction est un nanofil complètement entouré par l’empilement de grille. Ces dispositifs sont développés en silicium [18], [19] mais également en matériau III-V. Les nanofils peuvent être positionnés horizontalement, comme dans le cas exposé en figure 1.10. Il s’agit là d’un dispositif à nanofil d’InGaAs avec une grille en tungstène et un oxyde de grille Al2O3/HfO2/TiN élaboré à l’IMEC sur un substrat de silicium 300 mm [20]. Il est également possible d’intégrer ces nanofils verticalement. C’est le cas, par exemple, présenté en figure 1.11. Ici, une dizaine de fils d’InGaAs, d’un diamètre de 60 nm et haut de 180 nm, sont montés en parallèle entre la source et le drain. Ils sont chacun enrobés d’Hf0,8Al0,2O qui sert d’oxyde de grille, grille qui est, elle, faite de tungstène.

Tous ces exemples d’architectures montrent le riche développement en matière de MOSFET III-V. Cependant, des difficultés sont encore à surmonter afin de pouvoir intégrer ces dispositifs sur plateforme silicium, condition indispensable à leur viabilité et ce pour des raisons de couts et de taille de substrat.

Dans cette partie, nous avons fait état des limitations rencontrées actuellement par la miniaturisation, des transistors silicium, dont la plus critique semble être la puissance dissipée par les processeurs. En effet, si elle s’avérait trop importante, la chaleur ainsi générée ne pourrait plus être évacuée et entrainerait la baisse des performances de calcul ainsi que l’endommagement des puces électroniques. La solution la plus efficace serait de diminuer la tension d’alimentation des transistors mais sans en altérer les performances, ce qui est maintenant difficile pour les transistors silicium. Une voie de développement possible est le remplacement du silicium dans les transistors MOSFET par des semi-conducteurs III-V, et en particulier les arséniures. Puisque leurs propriétés de transport électroniques sont bien supérieures à celles du Si, ces matériaux offrent des performances équivalentes sous des tensions plus faibles. Des architectures très variées sont disponibles pour l’introduction de composés III-As dans les MOSFETs mais elles possèdent toutes un impératif commun, leur intégration sur des substrats de silicium. Les substrats III-V sont très onéreux et ne sont pas disponibles en grande taille. Cette co-intégration III-As/Si passe nécessairement par des étapes d’épitaxie de matériaux III-V sur substrat de silicium. Ce sont des étapes critiques puisqu’elles façonnent l’interface entre ces deux familles de matériaux aux propriétés différentes. Cette interface est le siège de l’apparition de nombreux défauts.

L’intégration de matériaux III-V sur substrats de silicium pourrait donc être un moyen de lever certains verrous liés aux matériaux actuellement utilisés. Cependant, leur croissance sur silicium présente des difficultés causées par les différences de propriétés intrinsèques de ces deux types de matériaux. Dans cette partie nous présenterons ces différences et leurs conséquences sur ce type d’hétéroépitaxie, en suivant l’exemple de la croissance du GaAs sur silicium. Elles se divisent typiquement en trois catégories : la différence de paramètre de maille, l’écart de coefficient de dilatation thermique et le caractère polaire du GaAs (et non-polaire du silicium).

Lors de la croissance de GaAs sur silicium, ou plus généralement d’un cristal A sur un substrat B de paramètres de maille différents (figure 1.12.a), la couche épitaxiée va, dans les premiers temps, adopter le paramètre de maille du substrat dans le plan de croissance. Dans la direction normale à ce plan de croissance, en revanche, son paramètre de maille va augmenter ou diminuer. C’est une croissance dite pseudomorphique (figure 1.12.b). Dans notre cas, le GaAs est contraint et est en compression (car ீ    ௌ ). L’énergie élastique emmagasinée dans la couche contrainte de GaAs augmente avec l’épaisseur déposée jusqu’à atteindre un seuil où la création de dislocation devient favorable. L’épaisseur correspondant à cette transition est appelée épaisseur critique de relaxation plastique (notée hc) et elle dépend fortement de la différence de paramètre de maille entre la couche épitaxiée et le substrat [22] (4,1% pour le couple GaAs/Si). Au-delà de cette épaisseur, la génération de dislocations à l’interface GaAs/Si permet à la couche en croissance de tendre vers son paramètre de maille naturel (figure 1.12.c). Il est possible d’estimer la valeur de l’épaisseur critique d’un système via la relation (1.2) [22] : où b est la norme du ൌ ൬  Ǥ vecteur de Burgers de la dislocation ಸೌಲೞି ೄ , est le désaccord de paramètre de maille. ν est le coefficient de Poisson du matériau épitaxié ൌೄ et c) couche de GaAs/Si relaxée (h > hc).

Dans le cas du système GaAs sur silicium (f = 4,1%), la relation (1.2) donne une épaisseur critique inférieure au nanomètre. Les dislocations ainsi formées peuvent se propager à travers la couche de GaAs pour en atteindre la surface. Ces dislocations émergentes se comportent comme des centres de recombinaison non radiatifs, contribuent à la diffusion des porteurs de charges et créent des inhomogénéités locales de composition ou de dopage qui conduisent à des défaillances prématurées des dispositifs. On cherche donc à réduire au maximum leur présence à la surface des pseudo-substrats de GaAs/Si.

La figure 1.13 présente un modèle reliant la densité de dislocations émergentes minimales à l’épaisseur de la couche déposée de plusieurs matériaux sur substrat de silicium. D’après ces travaux [23], la densité à l’équilibre varie avec l’inverse du carré de l’épaisseur. Dans le cas d’une couche de GaAs sur silicium, ce modèle donne une densité de dislocations émergentes minimale atteignable de 108 cm-2 pour une épaisseur de 1 µm. A titre de comparaison, un substrat commercial de GaAs possède généralement une densité inférieure à 6.104 cm-2 soit quatre ordres de grandeur de différence. Toujours d’après ce modèle, il faudrait multiplier l’épaisseur de GaAs par dix afin de diminuer la densité de dislocation de deux ordres de grandeur. Or, l’épitaxie d’une couche épaisse de plusieurs micromètres de GaAs sur silicium comporte également des limitations physiques fortes.

Une autre différence majeure séparant le GaAs du silicium est leur important écart de coefficient de dilatation thermique. Comme on peut le voir sur le graphique en figure 1.14, le coefficient de dilatation thermique du GaAs, αGaAs, est bien supérieur à celui du silicium, αSi, sur une large gamme de température. Cela se traduit par une plus grande déformabilité lors du chauffage ou du refroidissement du matériau. Dans les faits, l’épitaxie de GaAs étant réalisée à haute température, lors du refroidissement de l’empilement, le GaAs se contracte plus que le substrat de silicium. Des contraintes en tension sont ainsi générées dans la couche et l’énergie élastique emmagasinée par le GaAs augmente avec l’épaisseur déposée. Ces contraintes peuvent être à l’origine d’une courbure du substrat après l’épitaxie. C’est un effet fortement indésirable car il rend les substrats fragiles et difficilement manipulables par les outils robotiques des installations de fabrication des composants microélectroniques [29].

De plus, l’énergie élastique ainsi générée peut devenir assez importante pour créer des fissures dans la couche [30], [31], comme le montre les images de la figure 1.14. Les fissures constituent des ruptures dans la continuité du matériau et nuisent donc à la qualité des dispositifs. On cherchera par conséquent à éviter leur apparition.

Une des conditions nécessaires à la fabrication de dispositifs III-V sur silicium est la croissance de pseudo-substrats GaAs/Si. Les pseudo-substrats sont des couches de matériaux présentant des caractéristiques proches du matériau massif mais réalisées sur un substrat différent. On retrouve par exemple des pseudo-substrats SiGe/Si ou Ge/Si. Le GaAs est le substrat le plus utilisé (avec l’InP) dans le domaine de l’épitaxie III-V/III-V (hormis pour les nitrures). Donc, si l’on obtient un bon pseudo-substrat de GaAs/Si, il est possible de mettre à contribution le grand savoir-faire accumulé dans ce domaine. La réalisation de ces couches faciliterait également le transfert de matériaux III-V sur silicium via la technologie SmartCut™. En effet, ce type de transfert pose des difficultés liées à l’utilisation de substrats III-V et de leur comportement d’expansion lors des montées en température différent par rapport à celui du silicium. Cela occasionne des courbures, pouvant aller jusqu’à la rupture du collage. Ces problèmes peuvent être éviter si les deux éléments collés sont un substrat de silicium d’un côté et un substrat de silicium surmonté d’une couche épitaxiale de GaAs de l’autre. De ce fait, les pseudo-substrats GaAs/Si ouvrent également la voie aux dispositifs « III-V-OI » intégrés sur des substrats de grande taille, typiquement 300 mm de diamètre. Comme vu précédemment (cf. 1.2) la croissance de GaAs sur silicium présente des difficultés et plusieurs stratégies développées afin de diminuer la densité de défauts seront présentées dans cette partie, divisées en deux catégories. Tout d’abord la croissance de couches bidimensionnelles sur silicium, avec ou sans présence de couche tampon intermédiaire, puis la croissance localisée de GaAs, toujours sur silicium.

Nous verrons ici des méthodes de croissances visant à réduire le nombre de défauts présents dans les couches de GaAs et spécialement proches de la surface. En effet, les défauts cristallins qui émergent à la surface sont les plus critiques car ils peuvent se propager dans les couches épitaxiées au-dessus du GaAs. On peut tout d’abord réduire la génération des dislocations dans le pseudo-substrat par l’intercalation, entre le GaAs et le silicium, de couches de matériaux dont le paramètre de maille est proche du GaAs. On les appelle les couches tampons. Sinon, il existe des méthodes permettant de réduire la densité de défauts, ou de les éloigner de la surface, lors de l’épitaxie directe de GaAs sur silicium.

Les couches tampons servent à accommoder le paramètre de maille entre le silicium et le GaAs, elles peuvent être de composition constante ou variable.
– Couche tampon de composition constante (Ge, STO)
Le germanium possède un paramètre de maille et un coefficient de dilatation thermique proche de ceux du GaAs, c’est donc un matériau de choix pour la réalisation de couche tampon lors de l’épitaxie de GaAs sur silicium.
C’est le cas présenté en figure 1.21, où une couche de GaAs de 200 nm est épitaxiée sur une couche tampon de germanium de 250 nm [43]. La densité de dislocations émergentes du germanium est donnée autour de 8.108 cm-2, ce qui est élevé mais essentiellement dû à la faible épaisseur du Ge. En revanche, aucune information n’est donnée en termes de dislocations dans le GaAs. Un autre exemple est visible en figure 1.22, il s’agit de GaAs contenant un peu d’indium, (In0,01Ga0,99As) afin d’être parfaitement en accord de maille avec Ge, épitaxié sur une couche tampon de germanium de 1 µm environ déposé sur un substrat de silicium désorienté de 7° [44]. L’(In)GaAs fait 1,5 µm d’épaisseur est la densité de dislocation émergente est estimé à 106 cm-2 environ, ce qui constitue un bon résultat pour cette épaisseur si on s’en réfère au modèle de Wang et al. ([23], figure 1.13).
En revanche, les auteurs soulignent ici un problème soulevé par l’utilisation de couche tampon, la diffusion des atomes du tampon vers la couche de GaAs. Cela provoque un dopage non-intentionnel significatif de la couche jusqu’à une distance de 400 nm de l’interface Ge/GaAs. D’autres travaux, plus anciens pour certains) montrent des croissances de GaAs passant par l’intermédiaire de couche tampon de germanium [34], [45]–[48].
De façon plus anecdotique, des couches de SrTiO3 (STO) ont prouvé leur efficacité en tant que couche tampon au début des années 2000 (figure 1.23) [49]. Les couches de GaAs de 2 µm d’épaisseur ainsi épitaxiées sur STO montrent de bonnes caractéristiques, une densité de dislocation émergentes de 105 cm-2, pas de parois d’antiphase et une mobilité s’élevant à 94% d’une couche de GaAs de référence épitaxiée sur substrat de GaAs. Malgré ces bons résultats, cette voie de développement n’a pas donné de suite, peut-être à cause des difficultés liées à l’élaboration du STO ou encore à la baisse du cout des substrats de GaAs. De plus, l’évaluation des dislocations émergentes dans cette couche semble sous-estimée par rapport au modèle présenté précédemment.